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容忍多重時序錯誤之管線化電路設計 = = Design of Pipe...

國立東華大學電子工程研究所

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博客來

容忍多重時序錯誤之管線化電路設計 = = Design of Pipelined Circuits for Tolerating Multiple Timing Errors /

紀錄類型:	書目-語言資料,印刷品 : Monograph/item
正題名/作者:	容忍多重時序錯誤之管線化電路設計 = / 古閔升撰
其他題名:	Design of Pipelined Circuits for Tolerating Multiple Timing Errors /
其他題名:	Design of Pipelined Circuits for Tolerating Multiple Timing Errors
作者:	古閔升
其他作者:	紀新洲
出版者:	[花蓮縣壽豐鄉 : 國立東華大學電子工程研究所], : 民98[2009],
面頁冊數:	13,88面 : 圖,表 ; 30公分
附註:	指導教授︰紀新洲
標題:	時序錯誤 -
電子資源:	http://etd.lib.ndhu.edu.tw/ETD-db/ETD-search-c/view_etd?URN=etd-0729109-113410PDF全文

容忍多重時序錯誤之管線化電路設計 = = Design of Pipelined Circuits for Tolerating Multiple Timing Errors /
古閔升

容忍多重時序錯誤之管線化電路設計 = Design of Pipelined Circuits for Tolerating Multiple Timing Errors / Design of Pipelined Circuits for Tolerating Multiple Timing Errors古閔升撰 - [花蓮縣壽豐鄉 : 國立東華大學電子工程研究所], 民98[2009] - 13,88面 : 圖,表 ; 30公分

指導教授︰紀新洲

碩士論文--國立東華大學電子工程研究所,2009

參考書目︰面87-88Subjects--Topical Terms:

2696405
時序錯誤

容忍多重時序錯誤之管線化電路設計 = = Design of Pipelined Circuits for Tolerating Multiple Timing Errors /
LDR:00817nam 2200193 i 4500 001 802571
005 20110201005356.0
008 170419n2009uuuuch e b 000 u chi d
035 $a NDHU9809470
035 $a 802571
040 $a 東華 $b chi $e ccr
066 $c $1
100 1 $a 古閔升 $e 撰 $3 2880714
245 1 0 $a 容忍多重時序錯誤之管線化電路設計 = $b Design of Pipelined Circuits for Tolerating Multiple Timing Errors / $c 古閔升撰
246 1 1 $a Design of Pipelined Circuits for Tolerating Multiple Timing Errors
260 $a [花蓮縣壽豐鄉 : $b 國立東華大學電子工程研究所], $c 民98[2009]
300 $a 13,88面 : $b 圖,表 ; $c 30公分
500 $a 指導教授︰紀新洲
502 $a 碩士論文--國立東華大學電子工程研究所,2009
504 $a 參考書目︰面87-88
650 7 $a 時序錯誤 $2 csht $3 2696405
650 7 $a 超大型積體電路設計 $2 csht $3 2399883
650 7 $a 錯誤容忍 $2 csht $3 2692568
650 7 $a 錯誤復原設計 $2 csht $3 2880715
700 1 $a 紀新洲 $e 指導教授 $3 2258667
710 2 $a 國立東華大學 $b 電子工程研究所 $3 2712259
856 7 $u http://etd.lib.ndhu.edu.tw/ETD-db/ETD-search-c/view_etd?URN=etd-0729109-113410 $z PDF全文 $2 http