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容忍時序錯誤的管線積體電路設計 = = Design of Pipel...

王逸凱

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博客來

容忍時序錯誤的管線積體電路設計 = = Design of Pipelined VLSI Circuits for Tolerating Timing Errors /

Record Type:	Language materials, printed : Monograph/item
Title/Author:	容忍時序錯誤的管線積體電路設計 = / 王逸凱撰
Reminder of title:	Design of Pipelined VLSI Circuits for Tolerating Timing Errors /
remainder title:	Design of Pipelined VLSI Circuits for Tolerating Timing Errors
Author:	王逸凱
Published:	[花蓮縣壽豐鄉 : 國立東華大學電子工程研究所], : 民97[2008],
Description:	11,67面 : 圖,表 ; 30公分
Notes:	指導教授︰紀新洲
Subject:	時序錯誤 -
Online resource:	http://etd.lib.ndhu.edu.tw/ETD-db/ETD-search-c/view_etd?URN=etd-0730108-111001PDF全文

容忍時序錯誤的管線積體電路設計 = = Design of Pipelined VLSI Circuits for Tolerating Timing Errors /
王逸凱

容忍時序錯誤的管線積體電路設計 = Design of Pipelined VLSI Circuits for Tolerating Timing Errors / Design of Pipelined VLSI Circuits for Tolerating Timing Errors王逸凱撰 - [花蓮縣壽豐鄉 : 國立東華大學電子工程研究所], 民97[2008] - 11,67面 : 圖,表 ; 30公分

指導教授︰紀新洲

碩士論文--國立東華大學電子工程研究所,2008

參考書目︰面66-67Subjects--Topical Terms:

2696405
時序錯誤

容忍時序錯誤的管線積體電路設計 = = Design of Pipelined VLSI Circuits for Tolerating Timing Errors /
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